Pionowa pamięć Samsunga znacząco przyspieszy działanie sztucznej inteligencji

Rozwój dużych modeli językowych wymusza na producentach sprzętu szukanie nowych rozwiązań optymalizujących infrastrukturę. 1 września 2026 roku podczas targów na Tajwanie zaprezentowano nową strategię budowy układów scalonych. Koncepcja opiera się na układaniu modułów w stosy bezpośrednio na procesorach graficznych. Zmiana architektoniczna ma wyeliminować dotychczasowe opóźnienia w przesyłaniu danych i ułatwić odprowadzanie ciepła ze sprzętu.

Założenia strategii CUBE i budowa pionowej autostrady dla danych

Prezentacja strategii CUBE (Capacity, Utilization, Bandwidth and Efficiency) odbyła się 1 września 2026 roku podczas panelu Memory Executive Summit na targach SEMICON Taiwan 2026 w mieście Tajpej. Szczegóły innowacyjnej koncepcji przedstawił Choi Jang-seok, pełniący funkcję wiceprezesa wykonawczego oraz szefa planowania produktów w dziale Memory Business należącym do firmy Samsung Electronics.

Relacje medialne opublikowane 2 września 2026 roku wskazują, że główny plan producenta opiera się na pionowym układaniu pamięci bezpośrednio na procesorach graficznych (GPU). Przeniesienie układów zapobiega powiększaniu powierzchni fizycznej płytki drukowanej (PCB). Odpowiednie rozmieszczenie układów logicznych oraz modułów pamięci pozwala stworzyć tak zwaną pionową autostradę. Krok ten całkowicie eliminuje opóźnienia w przetwarzaniu informacji na skutek skrócenia dystansu transferu danych.

Porównanie parametrów układów HBM5 oraz zHBM z poprzednią generacją

Nowa generacja pamięci HBM5 korzysta z warstwy bazowej wyprodukowanej w 2-nanometrowym procesie technologicznym. Zapewnia ona dwukrotnie wyższą wydajność, o 20 procent wyższą wydajność na wat oraz o 20 procent mniejszą rezystancję termiczną na tle starszych modułów HBM4E. Architektura wykorzystuje technologię hybrydowego łączenia miedzi (HCB) oraz wielowaflowe łączenie (multi-wafer bonding). Zwiększa to ogólną gęstość połączeń bez konieczności stosowania tradycyjnych wypustek (bumps).

• Wdrożenie architektury zHBM przyniesie ośmiokrotny wzrost ogólnej wydajności w stosunku do pamięci HBM4E.
• Rozwiązanie to zaoferuje trzykrotnie wyższą wydajność na wat.
• Zastosowanie dedykowanego bloku ścieżki cieplnej (Heat Path Block – HPB) umożliwi obniżenie rezystancji termicznej w układach zHBM o 75 do 90 procent.

Harmonogram wdrożenia technologii zNAND-O dla urządzeń mobilnych

Producent rozwija równolegle układ zNAND-O stworzony z myślą o urządzeniach końcowych, takich jak smartfony oraz komputery osobiste PC. Rozwiązanie to opiera się na zastosowaniu technologii TSV (through-silicon vias) służącej do łączenia modułów w cztery lub osiem warstw pionowych. Pozwala to na połączenie dużej pojemności bazowej pamięci z prędkością ładowania danych konieczną do obsługi dużych modeli językowych (LLM).

Układy zNAND-O charakteryzują się 10-krotnie wyższą gęstość bitową od pamięci DRAM. Generują jednocześnie siedmiokrotnie wyższą przepustowość odczytu i efektywność energetyczną w zestawieniu z tradycyjnymi układami NAND. Samsung planuje rozpocząć dostarczanie pierwszych testowych próbek tych komponentów w 2028 roku.

*Powyższy tekst ma charakter informacyjno-edukacyjny i opiera się na oficjalnych prezentacjach technologicznych producenta. Ostateczne parametry wydajnościowe oraz harmonogramy wydawnicze poszczególnych komponentów mogą ulec zmianie przed ich rynkową premierą.*